计算机组成原理

2常用的组合逻辑电路及其设计时序电路的设计方法

3明白数的范围，会算幂次方数据**：原码、补码罗马相乘“+-” 运算器结构

4指令格式寻址方式典型指令

5掌握控制器控制各个部件的工作过曾及实现方法

6主存储器容量扩展（背扩展、画图）高速缓冲存储器Cache

7I/O控制方式：程序中断控制方式

* 、+、～分别代表与、或、非运算符

运算符的优先级（从高到低）：非->与->或。

第二章

2.4.3 数据流风格的Verilog HDL
- 数据流风格的Verilog HDL不指定任何特定的器件。
- 主要特征是使用赋值语句（assign）对变量赋值。特点是等式右边的输入变量一旦发生变化，立即反映到等式左边的输出变量。使用assign赋值时，对一个变量只能赋值一次。
- //逻辑表达式风格module mux2X1_dataflow(a0,a1,s,y); input s,a0,a1; output y; assign y=~s&a0|s&a1;endmodule
- //三目运算符？：形式module mux2x1_gate(a0,a1,s,y); input s,a0,a1; output y; assign y=s?a0:a1;endmodule
逻辑电路的分类
- 按是否有时序，分为：
  - 组合逻辑电路的输出状态只取决于当前输入信号的状态，与过去的输入信号的状态无关。例如与门、加法器，译码器，编码器，数据选择器等电路。
  - 时序逻辑电路的输出状态不仅和当前的输入信号的状态有关，还与以前的输入信号的状态有关，即时序逻辑电路有记忆功能。
  - 最基本的记忆电路是触发器，包括电平触发器和边沿触发器，由基本触发器可以构成寄存器，计数器等部件。
- 从器件的集成度和功能区分：
  - 低集成度的、只提供专用功能的器件。
  - 加法器和算术逻辑单元
  - 译码器和编码器
  - 数据选择器
  - 触发器和寄存器、计数器
- 高集成度的、现场可编程的通用功能电路(阵列逻辑电路)
  - 存储器芯片 RAM 和 ROM
  - 通用阵列逻辑 GAL
  - 复杂的可编程逻辑器件 CPLD: MACH器件
  - 现场可编程门阵列 FPGA 器件
2.5 常用的组合电路及其设计
- 常见的组合逻辑电路有加法器、译码器、数据选择器等。
- 2.5.1 半加器
  - 不考虑进位输入时，两数码Xn，Yn相加称为半加。功能表如下。
  - Xn Yn Hn
  - 0 0 0
  - 0 1 1
  - 1 0 1
  - 1 1 0
  - 半加和Hn的表达式如下：Hn=Xn（-）·Yn（-）+Xn·Yn=Xn⊕Yn
  - 半加器可用反相门及与或非门来实现，也可用异或门来实现。
    
    用与、或、非门构成的半加器用异或门构成的半加器
- 2.5.2 全加器
  - 由一位二进制数Xn，Yn及低位来的进位输入Cn-1相加，形成一位和Fn和向高位的器件Cn的器件称为全加器，下表是其真值表。
  - 全加器逻辑图
  - 全加器逻辑图
- 串行加法器
  - 从低位向高位，每一次只完成一位二进制数的加法运算，完成两个n位数相加，需要进行n+1步加法运算。
  - 完成串行加法的加法器称为串行加法器。
  - 串行加法器是由一位全加器、一个进位触发器及二个带移位的寄存器构成。
  - 优点是结构简单，缺点是速度太慢。
  - 串行进位的并行加法器
    
    并行加法是指全字长的两个相加数同时相加，一步就能完成运算的加法。
    
    完成并行加法的加法器称为并行加法器。
    
    两个n位数相加，如果考虑符号，并行加法器由n+1个全加器构成。
    
    特点是把n+1个全加器的进位输入与进位输出首尾连接起来。
    
    缺点是速度受进位的影响，进位数越多，速度越慢。
  - 4位串行进位的并行加法器的逻辑电路图
    
    串行进位的并行加法器
- 2.5.3 编码器
  - 用二进制数0、1组成的一串数码代表某个具有特定含义信息的过程称为编码。
  - 具有编码功能的电路称为编码器。
  - 任何编码器，码与编码对象的对应关系是一一对应。
  - 1、二进制编码器
    
    普通3位二进制编码器功能表如下所示，其中：
    
    输入输出 I7 I6 I5 I4 I3 I2 I1 I0 L2 L1 L0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1
    
    I0~I7表示8个输入信号（编码对象），高电平有效，任何时刻只能对其中的一路信息进行编码（只允许有一个输入为高电平）。
    
    输出L2~L0组成3位二进制数码，是结果编码。
    
    由于该编码器有8根输入线，3根输出线，称为8-3线编码器。
    
    由图写出3位逻辑表达式L2=I7+I6+I5+I4 L1=I7+I6+I3+I2 L0=I7+I5+I3+I1
    
    2、二-十进制编码器
    
    十个符号（十根输入线），需要4位二进制来描述（输出线）
    
    二进制位数(向上取整)=log210
    
    采用8421BCD码编码器的真值表如下
    
    输入输出 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 L3 L2 L1 L0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1
    
    8421BCD码编码器的逻辑表达式如下：L3=I9+I8 L2=I7+I6+I5+I4 L1=I7+I6+I3+I2 L0=I9+I7+I5+I3+I1
- 2.2.4 译码器
  - 译码器的功能是将输入的二进制代码转换成对应的输出。每个编码对应一个输出。
  - 译码器有n个输入变量，有<=2n个输出
  - 。当输入为某一组合（二进制数）时，对应的输出有且仅有一个为“1”，其余的均为“0”。
  - 译码器的用途是把输入代码识别成相应的控制电位，以实现代码所要求的操作。
  - 二输入四输出译码器的逻辑图
    
    真值表
    
    输入输出 E# A B Y3 Y2 Y1 Y0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 X X 0 0 0 0
    
    二输入四输出译码器
    
    译码器中常设置“使能”控制端，当该端为“1”时，译码器功能被禁止，此时所有输出均为“0”。
    
    使能端的主要功能是用来扩充输入变量数(级连)。
- 2.5.5 数据(多路)选择器
  - 数据选择器又称多路开关，它能在选择信号的作用下，从多个输入通道中选择某一个通道的数据作为输出。
  - 下图为一个4选1的数据选择器。
  - （矩形上输入En#）
    
    输入输出 En A1 A0 D Yout 0 0 0 D0 D0 0 0 1 D1 D1 0 1 0 D2 D2 0 1 1 D3 D3 1 X X X Z
- 2.5.6 数值比较器
  - 数值比较器器是用来比较2个数值（大小或相等）的。
  - 例如，比较2个一位二进制数X和Y的数值。L=1表示X>Y,G=1表示X=Y，M=1表示X<Y
  - 其真值表如下（高电平有效）
    
    输入输出 X Y L G M 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 1 1 0 1 0
  - 由真值表可得逻辑表达式如下：L=X&&~Y G=~X&&~Y+X&&Y M=~X&&Y多位二进制数比较非常麻烦。（&&即为与）
- 2.6 时序电路
  - 2.6.1 R-S 触发器
    
    触发器是典型的时序逻辑电路，有记忆功能，最简单的可以由两个交叉耦合的 “与非”门组成的 R-S 触发器，2 个输出分别为 Q和 /Q，两路输入分别为 R 和 S。
    
    zsbd
    
    现态次态说明 S R Qn Qn+1 0 0 0 禁止禁止 0 0 1 禁止禁止 0 1 0 0 置0 0 1 1 0 1 0 0 1 置1 1 0 1 1 1 1 0 0 Qn 1 1 1 1
    
    当把两个输入 s 和 r 变为一个d的互补输入后，可以通过控制信号 c 完成该触发器的写入操作，在 e=1时，Q将随D而变化。
    
    zsbd
    
    现态次态说明 e d Qn Qn+1 0 0 0 禁止禁止 0 0 1 禁止禁止 0 1 0 禁止禁止 0 1 1 禁止禁止 1 0 0 0 置0 1 0 1 0 1 1 0 1 置1 1 1 1 1
  - 2.6.2 D锁存器
    
    zsbd
    
    现态次态说明 e d Qn Qn+1 0 X X Qn 1 0 0 0 置0 1 0 1 0 1 1 0 1 置1 1 1 1 1
  - 2.6.3 D型触发器
    
    D型触发器是由3个基本触发器构成的，它属于边沿触发方式。输入信号D在触发脉冲Clock(时钟clk)的上升沿触发被写入触发器，其它时间D的变化不会影响触发器的状态。
    
    　　　D型触发器又被称为延时触发器，常用于构建寄存器，移位寄存器，计数器等部件。　　　输入信号/S和/R用于触发器的清0和置1操作。
    
    zsbd
    
    现态次态说明
    
    /R /S CLK D Qn Qn+1
    
    1 1 0 X X Qn 保持
    
    1 1 1 X X Qn
    
    1 1 ↑ 1 X 1 D
    
    1 1 ↑ 0 X 0
    
    0 1 X X X 0 置0
    
    1 0 X X X 1 置1
    
    边沿触发的D触发器
    
    数据在计算机存放在下列地方：
    
    运算器中的寄存器
    
    主存储器(内存)
    
    外部存储器(外存)
    
    这里介绍用Verilog HDL语言描述边沿触发的D触发器如下图。
    
    D触发器的敏感信号清零信号reset时钟信号clock
    
    当reset=1且Clock发生正跳变时，触发器将输入信号D的值保存下来并送到输出端Q。触发器保持这个状态不变化，直到下一次reset和clock发生变化。
    
    根据reset和clock信号的关系，D触发器分为：
    
    带同步清零的边沿触发D触发器----在时钟上升沿处检查清零信号是否有效。
    
    带异步清零的边沿触发D触发器----清零端与时钟无关，只要有效就清零。

第三章（补码？）

正数：原码=补码=反码
负数：补码=原码除符号位求反加一反码=原码除符号位求反
补码、反码的符号位参与运算。
器负数[-X]连同符号位一起求反加1(在最低位）
3.2.1 机器数的编码表示
- 1、二进制定点数的原码表示
  - 有符号数是指在计算机中用最高位(最左边)表示数据的符号，其他位为数据；符号的具体表示如下：用“0”表示“+”，“1”表示“-” 。
  - 原码表示法中机器数分为符号和数值两部分。
    
    符号用“0”表示该数为正，“1”表示该数为负。数值部分为真值的绝对值。
  - 符号 | 数值部分的绝对值
  - 例如 X=+0.1011,Y=-0.1101,求[X]原,[Y]原。解根据定义得：[X]原=0.1011　[Y]原=1.1101
  - 性质1 真值0的原码表示。 [+0]原=0.0000 [-0]原=1.0000 从上可知，0的原码表示形式不是唯一的。
  - 性质2 若[X]原=X0.X1X2X3···Xn，X0表示原码机器数的符号位。若X>=0，X0=0，若X=<0，X0=1，则有[X]原=X0+|X|
  - 数的范围：对于n位定点整数X：2n>X>-2n 。当n=0时，即为小数。
  - 优点：简单，直观，易懂。
  - 缺点：做加减法时，需要将符号位和数值部分分开处理。
  - ①小数原码的定义
  - [X] =X( 0≤X <1 )
  - 1－ X (－1 < X ≤ 0)
  - 例如： X=+0.1011 , [X]原= 0.1011
  - X=－0.1011 [X]原= 1.1011
  - ②整数原码的定义
  - [X]原 =X (0≤X <2(n-1))
  - 2(n-1)－X (－ 2(n-1) < X ≤ 0)
  - x为正整数时，[X]原=x；
  - x为负整数时，[X]原=2的n次方-x；
  - x为负小数时，[X]原=1-x；
  - 计算机中所有的数均用0，1编码表示，数字的正负号也不例外，如果一个机器数字长是n位的话，约定最左边一位用作符号位，其余n-1位用于表示数值。
  - 在符号位上用"0"表示正数；用"1"表示负数。数值位表示真值的绝对值。凡不足n-1位的，小数在最低位右边加零；整数则在最高位左边加零以补足n-1位。这种计算机的编码形式叫做原码。
- 2、二进制定点数的补码表示
  - 由于负数的原码表示，在两数符号相异时，应作加运算实际上改为减运算；本应作减运算实际上改为加运算。
  - 倘若能找到一种机器数的表示法，对它所表示的正负数，能够做到：
    
    做加法就作加法，且结果为正确的机器数表示。
    
    对于做减法，减去一个负数等于加上与这个负数值对应的正数，减去一个正数，等于加上与这个正数值相等的负数。
    
    好处：减法也能转变为加法，简化了运算规则。符号位与数值部分一起参与运算。
    
    看两个十进制数的运算： 79-38=41 79+62=141（去掉1）
    
    在数学上用同余式表示： 79+(-38)=79+62=41 (mod 100)
    
    进一步定义为： -38=62 (mod 100)
    
    称-38的补码(对模100而言)是62。
    
    结论：负数用补码表示时，可以把减法转化为加法。
    
    在计算机中，机器能表示数据的位数是固定的，所以其运算都是有模的运算。
    
    若运算结果超出了能表示的数值范围，则只保留它的低n位，超过n位的高位部分就自动舍弃了(类似于向一个杯子倒水)。
    
    补码定义：对于n位整数（2n>X>-2n），其补码表示为： [X]补=2n+1+X (mod 2n+1) 当n=0时，即为小数。
  - p35
- 原码与补码之间的转换方法
  - 1、根据定义进行计算
    
    原码真值补码
  - 2、原码补码规则
    
    对于正数，原码与补码相等；
    
    对于负数，转换规则为：符号位不变，数值部分求反加1(在最低位)。
  - 例 [X]原=0.1011，[Y]原=1.1101，求[X]补=？ [Y]补=？
    
    解：[X]补=0.1011，
    
    [Y]补=1.0010+0.0001=1.0011
  - 由[X]补求机器负数[-X]补规则：
    
    连同符号位一起求反加1(在最低位）
  - 例 [X]补=0.1011，[Y]补=1.1101，求[-X]补=？ [-Y]补=？
    
    解：[-X]补=1.0101，
    
    [-Y]补=0.0010+0.0001=0.0011
- 补码加法运算
  - 可以证明，在无溢出的情况下：[X]补+[Y]补=[X+Y]补　(mod 2)
  - 称[-X]补为[X]补的机器负数。
  - [X-Y]补=[X+(-Y)] 补=[X]补+[-Y]补=[X]补-[Y]补　　(mod 2) 即将减法变成加法运算。
- 其他性质
  - ①0的补码表示是唯一的。
    
    [+0]补=0.00···0
    
    [-0]补=10.00+(-0)=0.00···0 (mod 2)
  - ②由性质①知 [X-X]补=[X]补+[-X]补=0
    
    所以 [-X]补= -[X]补
    
    即负号在括号内外是一样的。
    
    [X-Y]补= =[X]补+[-Y]补 (mod 2)
  - ③设[X]补=X0.X1X2···Xn，求X。
    
    zsbd
  - ④由[X]补，求[X/2]补(即算术右移,要保持真值不变)
    
    zsbd
  - ⑤算术左移1位的操作规则：
    
    符号位参与向左移位。
    
    左移时最高位丢失，最低位补0。
    
    左移时可能发生“溢出”现象，判断“溢出”的规则与补码加减法判断“溢出”相同。
- 补码的算术移位操作
  - 十进制的算术移位
    
    设 X=±00.X1X2…Xn，对 X 执行乘以10的运算
    
    10*X=±0X1.X2…Xn0 相当于左移1位对 X 执行除以10的运算
    
    X/10=±00.0X1X2…Xn 相当于右移1位
  - 二进制真值的算术移位
    
    设 X=±00.X1X2…Xn，对 X 执行乘以2的运算
    
    2*X=±0X1.X2…Xn0 相当于左移1位对 X 执行除以2的运算
    
    X/2=±00.0X1X2…Xn 相当于右移1位
3.2.3 加、减运算的溢出处理
- 需要增加判别运算结果溢出的功能
  - 加法溢出的前提：符号相同的两个数相加。
  - 减法溢出的前提：符号不同的两个数相减。
- 结论：
  - (1)两个符号相同的补码数相加，如果和的符号与加数符号相反，或者符号相反的两个补码数相减，差的符号与减数符号相同，都表示运算结果溢出。
  - (2)利用进位判断。即两个补码数实现加减法运算时，若最高数值位向符号位的进位值与符号位产生的进位输出值不相同，则表示产生了溢出。
3.3　二进制定点数的乘法运算
- 算术移位的规则
3.4.1 原码的定点数乘法运算
- 原码乘法规则：
  - 积符号：同号相乘为正，异号相乘为负。
  - 数值＝|被乘数|*|乘数|
- 由此看出，重点在正数的乘法运算。
3.5.4 定点运算器的总线结构
- 单总线结构
  - 形式1
  - 形式2
- 双总线结构
  - 形式1
  - 形式2
- 三总线结构

第四章

4.2 指令格式
- 影响计算机指令格式的因素
  - 机器的字长。
  - 存储器的容量。
  - 指令的功能。
4.4
- 4.4.1 指令类型
  - 从指令的功能来分：
    
    数据处理:算术运算类指令、逻辑运算类指令、字符串类指令
    
    数据存储:数据传送类指令、输入输出类指令
    
    程序控制:程序控制类指令、系统控制类指令
- 4.4.2 基本指令系统的操作
  - 20%和80%规律：CISC中大约有20%的指令使用频率高，占据了80%的处理机时间，而有80%的不常用指令只占用处理机的20%时间。

第六章

6.5 静态存储器容量扩展（几位就是几根数据线；地址线是看2的几次方等于所要求的k，如2的十次方等于1k）
- 字长位数扩展(上地址线；下数据线)
  - 一般原则：三组信号线中，地址线和控制线共用而数据线单独分开连接。
  - 所需芯片数：d=设计的存储器容量/选择芯片的容量
- 字存储容量扩展
- 字位扩展
6.8 Cache(计算平均时间)（地址转化）
- Cache的命中率
  - 命中率是指访问Cache的次数除以访问的总次数（Cache和主存）。
  - 在一个程序执行期间，设Nc表示cache完成存取的总次数，Nm表示主存完成存取的总次数，h定义为命中率，则有： h=Nc/（Nc+Nm)
- 若tc表示命中时cache的访问时间，tm表示未命中时主存的访问时间，1-h表示未命中率，则cache/主存系统的平均访问时间ta为：
  - ta=h*tc+(1-h)tm
- 设r=tm/tc表示主存慢于cache的倍率。
  - 从表达式看出，为提高访问效率，命中率h越接近1越好，r值以5~10为宜，不宜太大。
  - 命中率h与程序的行为、cache的容量、组织方式、块的大小有关。
- 访问效率e是指访问Cache的时间/平均访问时间，则有e=tc/ta=tc/(h*tc+(1-h)*tm）=1/(h+(1-h)*r）=1/(r+(1-r)*h）

第九章

9.3 程序中断方式
- 特点：当主机启动外设以后，机器继续执行原来的程序。当外设完成数据传送准备工作后，便向CPU发出“中断请求”信号，CPU收到请求后，若可以暂停正在运行的程序，则在当前指令执行完后，暂停正在运行的程序，转去执行“中断服务程序”，完成传送数据工作，传送完成后仍返回原来被暂停的程序继续执行。
- 由于CPU在启动外设到数据的准备完成这段时间内一直执行原程序(非等待)，而只在外设准备好传送的数据后才中止程序的继续执行，转而进行数据传送。这在一定程度上实现了CPU与外设并行工作。
9.3.1 中断的基本概念、作用及分类
- 1.中断的概念
  - 由I/O设备或其它非预期的急需处理的事件引起的，它使CPU暂时中断现在正在执行的程序，而转至另一服务程序去处理这些事件，处理完后再返回原来的程序执行的过程。处理这些事件的程序称为中断服务程序或中断处理程序。
- 2.中断的作用
  - (1)硬件故障处理在计算机运行时，如果硬件出现某些故障，中断系统发出中断请求，CPU响应中断后自动进行处理。
  - (2) CPU与I/O设备并行工作CPU和I/O设备(打印机)并行工作的时间安排如图9.6。
  - (3)实现人机联系在计算机工作过程中，人们需要随机干预机器，如抽查计算中间结果，了解机器的工作状态，给机器下达临时命令等，在没有中断系统的机器里这些功能是无法实现的。
  - (4)实现多道程序和分时操作多道程序的切换运行需要借助于中断系统。在一道程序的运行中，由I/O中断系统切换到另一道程序运行，也可以通过分配每道程序一个固定时间片，利用时钟定时发中断进行切换。
  - (5)实现实时处理实时处理，是指在某个事件或现象出现时及时地进行处理，否则会产生严重的后果。
  - (6)实现目态程序和管态程序的联系可以在用户程序中安排一条“访管”指令或“Trap”指令进入操作系统，称之为“软中断”。
  - (7)多处理机系统中各处理机间的联系在多处理机系统中，处理机和处理机之间的信息交流和任务切换可以通过中断来实现，如利用网络远程启动计算机。
- 3.中断的分类
  - (1)从CPU进入中断处理的方式可分为:
    
    自愿中断不是随机产生的中断，是程序中的转管型指令所引起的中断。
    
    强迫中断是由于某种随机出现的急需处理的事件而引起的中断。
  - (2)从CPU处理中断的方法上分：
    
    程序中断是指处理机需要运行服务程序才能处理的哪一类中断。
    
    特点是采用软硬件相结合的方法来处理中断请求。这种处理方法需要占用一定的CPU时间。适用于低速设备的数据传送控制。
    
    简单中断是指不需要处理机进行干预，也不破坏处理机运行程序的状态，使I/O设备与存储器直接进行数据交换的中断。
    
    在I/O设备与存储器之间应有直接传送数据的通路。特点是完全由硬件实现这种处理，传送数据快，占用CPU的时间很短，效率高。
  - (3)从中断所处的位置可分为:
    
    内中断是指处理机由于内部软硬件原因引起的中断，分为硬件故障中断与陷阱。
    
    硬件故障中断包括电源掉电、内存读写校验错、运算线路校验错、数据通道校验错以及其它硬件故障。
    
    这类故障是应紧急处理的。处理方法如程序复执、切除故障部件、向操作员发出警告信号或呼叫信号、要求人工干预等。
    
    陷阱(Trap)是指由于程序本身运行的原因而引起的中断，如非法操作码、阶上溢、阶下溢等。
    
    陷阱与程序是同步的。
    
    而其它中断与程序是异步的。利用陷阱与程序同步的特点，人为地产生某一陷阱，用来模拟某一意外事件，这对于研制各种调试工具以及提高软件性能都有很大帮助。
    
    外中断是指由I/O设备、操作控制台、定时器以及其它机器或系统的外部信号等而引起的中断。
    
    I/O中断是I/O设备为了数据传送向CPU提出中断。
    
    操作控制台中断是操作员对机器进行干预的中断。如了解程序运行情况，中间结果，主存分配等等。
    
    时钟中断用于计时、计费、控制等。作用是利用计算机的时钟按一定周期发出中断信号，使计算机能周期地进行分时操作。
    
    外部信号中断主要用于计算机与计算机之间或计算机与其它数字系统之间通讯。
9.3.2 中断的请求和中断屏蔽
- 1.中断源
  - 引起中断的事件，即发出中断请求的来源，称为中断源。
    
    在计算机系统中，软件和硬件均可以提出中断请求。
  - 为了记录中断事件是否发生，可利用具有存储功能的触发器，这个触发器称为中断触发器。
    
    中断源提出中断请求，其中断触发器被置成“1”状态。
  - 每个中断源有一个中断触发器。
  - 由全机中的多个中断触发器构成中断寄存器，这个寄存器的值可由程序读出，其值称为中断字或中断码。
- 2.中断的优先权与优先级
  - 优先权是指当有多个中断同时发生时，对中断响应的优先次序。
  - 安排原则：把全部中断源按轻重缓急进行排队并给予优先权。
- 3.中断请求信号的传送